指标要求与方案分析
    具体指标如下：
    频率范围：9．87～10．47 GHz
    频率步进：30 MHz
    相位噪声：≤-93 dBc／Hz@1kHz
    杂散抑制：≤-60 dBc
    跳频时间：≤50μs
    根据所列指标，如果采用直接模拟式虽然相噪、杂散、跳频时间等指标得以保证，但由于所需设备量大，导致体积大、成本高。DDS+PLL合成方式包括DDS激励PLL的方式、DDS内插入PLL做分频器以及DDS与PLL混频的方式。DDS激励PLL做分频器的方式由于DDS最大输出频率不高，需要多次倍频从而恶化相噪，难以满足系统要求DDS与PLL环外混频的方式由于输出信号的带宽和杂散主要取决于DDS而难以满足系统要求，而DDS内插PLL作为分频器的方式得到的信号杂散较低，频率分辨率小且能做到较宽的频带，但是时钟频率较高的DDS价格昂贵。采用锁相环合成，杂散性能与相位噪声性能较好，可实现的工作频带宽，但频率切换速度较慢，跳频时间较长。由于系统并没有对频率切换速度提出过高要求，因此从价格方面考虑，我们采用锁相频率合成技术，基于低相噪锁相环芯片HMC704LP4设计该跳频源。